PLL锁定之后怎样最小化比较瞬间产生的频率波动？

88王道

1、如下图所示，PLL锁定之后；
2、在每次PFD比较ref与fb时钟的时候（1MHz），都会在输出clock上产生频率波动；
3、有什么办法可以最小化这个频率波动（尽可能使CHP上下电流匹配...）；
4、用的是有源滤波器，PLL锁定之后CHP输出端电压被固定在CHP供电电压的一半左右；

输出clock频率

部分放大

jamesccp

ref-spur ，加陷波

88王道

jamesccp 发表于 2019-4-25 19:29
ref-spur ，加陷波

什么意思？可否详细一点描述？多谢！
产生这个的原因是什么呢？当比较频率较高时（如8MHz）,这个毛刺就小很多了。。。

ericking0

如果是CP结构的话
看到2003年的maneatis的那篇paper，
如果是死区P、N电流的略微差异导致的话那种Vctrl纹波的话；
列出来的几个招是：
1. LPF那里并联一个电容，升三阶；
2. 用sample reset结构来产生一个均匀分布在一个REF cycle内的电压来模拟R上面的电压。