|
|
马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。
您需要 登录 才可以下载或查看，没有账号？注册
x
设计指标：12bit 80MS/S 2.5bit*5+2bit VREF=1.4V VCM=1.65V 采样电容4pF，后级逐级递减
架构（运放共享）：第一级：S/H+MDAC1 第二级：MDAC2+MDAC3 第三级：MDAC4+MDAC5 第四级：2bit Flash 最后加冗余位校正
OTA1:Gain=95dB GBW=520M PM=63°
OTA2:Gain=80dB GBW=300M PM=76°
OTA3:Gain=50dB GBW=230M PM=84°
仿真时遇到的问题：
（1）第一级与第二级串起来，理想时钟+理想开关，差分输入0.7V，这时S/H输出700.02mV,MDAC1输出699.97mV，失调在0.5LSB内
（2）第一级与第二级串起来，理想时钟+实际开关，差分输入0.7V，这时S/H输出699.86mV,MDAC1输出650.4mV，MDAC1输出失调较大
改进措施：
（1）增大S/H栅压自举开关，此时输出电压在可接受失调电压范围内
（2）开关修改并进行FFT分析，性能满足后带入电路，此时输出不满足要求，返回继续修改开关做FFT分析，再带入电路仿真看输出结果······这样反复迭代才得到了上边所述结果。
注：根据开关等效电阻与采样电容形成-3dB带宽，来确定的开关导通电阻范围。
我现在怀疑这种做法是不是不合理？或者说是浪费了很多时间？另一方面，采样开关依据上所注可得其范围，那么底极板采样开关也是这么设计吗？
实际版图中需要加屏蔽线，所以等效电容会很大，因此仿真时我在第一级输出端，VOP,VON各加一个2pF电容接到地，这时输出电压跟不加这个大电容也会不同，不知道我这样仿真合不合理？？
|
|
/2 
eetop公众号
创芯大讲堂
创芯人才网
发表于 2019-4-24 12:23:13
楼主
