一个很简单的问题

星闪星烁

存储器数字控制模块的验证环境需求

对于一个初创团队，有5-6名验证工程师，有过项目经验（验证基本上是基于verilog VCS的直接验证方式），对于今后的验证平台优化有什么建议么？是否需要重新基于验证平台（例如UVM等）搭建一个新的验证环境。 目前的问题是verilog VCS的直接验证方式测试用例可重复性差，波形人工检查没有SPEC对照，验证环境中包括全定制和模拟模块的行为描述，对于大容量存储器仿真时间长，以及提高团队合作效率等问题？ 现在业界都是怎么做的？ 在网上查了很久，很难做出正确的规划。

gaurson

推荐可以问问新思或者明导等EDA工具商有没有类似的解决方案，现在他们都有很成熟开发各种领域验证平台的经验。如果你们 用的VCS是正版的话，咨询一下应该不难。哈哈。

my7219

      首先，这不是一个简单的问题，实质是对团队的验证工作的规划，是需要结合项目要求，团队组成综合考量的。你到IC验证板块来提问，得到的大部分建议将是基于UVM重新规划。但基于你提供的信息，验证团队大概率无SV和UVM经验的。从无到有的UVM学习曲线，对绝大多数人来说并不轻松。此外，如果团队之前有较多积累，而项目schedule要求较高，那么，切换验证方法带来的时间成本与带来的风险，也是需要考虑的因素。
       其次，UVM从狭义来说，是一个SV标准库，从广义来说，是一套通用验证方法学。它提供不了一个完整的验证平台，只能提供框架，验证平台的搭建，还是需要与项目结合，由专人完成的。
       最后，对初创团队而言，5到6人的验证团队，堪称奢侈了。不使用新的方法学，可能是之前在大公司有积累，有历史原因吧？但不做自动比对，无参考文档，这就不是验证本身的问题，而是研发流程的问题了，当前模式，假如团队有变动，之前的积累，至少离职人员负责的验证工作的积累，就清空了？这个，才是你们团队必须解决的问题吧。

星闪星烁

my7219 发表于 2019-3-28 17:13
首先，这不是一个简单的问题，实质是对团队的验证工作的规划，是需要结合项目要求，团队组成综合考量 ...

多谢了！很受用！