关于工艺缩小版图变大的情况

wojiaomeitounao · 发表于 2019-2-18 09:49:25

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是这样的，由于工艺的更新，DRC rule也更加严格，这就导致了我在画版图的时候28nm工艺的同一个东西比40nm工艺的要大好几倍，请问大神们怎么看待这个问题。。。求教

wojiaomeitounao · 发表于 2019-2-18 09:52:28

具体情况是画一个PLL，在28nm工艺下DRC rule规定poly area<3，这样一来我就需要很多的小电容，面积自然就上去了

fzj1992130 · 发表于 2019-2-18 10:25:07

STD cell都没法用了？

firewolf223 · 发表于 2019-2-18 10:59:47

重新修改电路，本来device的performance 也变了啊

筱姚姚250 · 发表于 2019-2-19 09:46:10

这个得先跟电路确定吧先让电路想办法

gxd12 · 发表于 2019-2-20 15:09:18

本来工艺shrink就是为了减小数字电路面积的，对模拟电路就会使你说的这个情况。。

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