post-layout不同工作条件下的PT静态时序分析

董雷 · 发表于 2018-10-5 17:26:17

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post-layout后的静态时序分析，当单独设置最好的工作情况（Best_case）时，显示hold time有violation；当单独设置最怀的工作情况（worst_case）时，无hold time的violation；当同时设置best_case和worst_case时：set_min_library fsf0f_drs_generic_core_ss1p08v150c.pg.ccdb -min_version fsf0f_drs_generic_core_ff1p32v0c.pg.ccdbset_operating_conditions -max ss1p08v150c -min ff1p32v0c -analysis_type on_chip_variation

仍然显示有hold time violation，但是与单独设置best case时slack（violated）大小不同，不知道为什么（同时设置min和max condition，不是根据best case计算hold time violation吗）？有知道的大佬请不吝赐教，不甚感激！

董雷 · 发表于 2018-10-5 17:28:08

自己顶一个！

swsr123 · 发表于 2020-7-2 19:47:47

我也顶一个！

[求助] post-layout不同工作条件下的PT静态时序分析

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