Ultrasim 遇到negative capacitance 的问题

2steps · 发表于 2018-3-27 21:24:03

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我最近用Cadence Ultrasim 对一个规模较大的混合信号芯片顶层电路进行仿真，发现经常报有些节点有negative capacitance ，有时候仿真就会fail掉，大家有碰到过这个现象吗？
log的一部分:

FullHierName:    (RW_REG_210<5> @0),
DC Simulation TIME=2.41375346091763e-07

**** List of node(s)/element(s) with negative capacitance ****

FullHierName:    (RW_REG_210<5> @0),
DC Simulation TIME=2.41620429902463e-07

**** List of node(s)/element(s) with negative capacitance ****

FullHierName:    (RW_REG_210<5> @0),
DC Simulation TIME=2.41999880259336e-07

**** List of node(s)/element(s) with negative capacitance ****

FullHierName:    (RW_REG_210<5> @0),
DC Simulation TIME=2.42452506921510e-07

**** List of node(s)/element(s) with negative capacitance ****

FullHierName:    (RW_REG_210<5> @0),
DC Simulation TIME=2.42612009612588e-07

**** List of node(s)/element(s) with negative capacitance ****

iHitman · 发表于 2019-7-15 22:41:00

楼主有解决了么？

shancjb · 发表于 2019-7-16 15:48:43

dingyiexian

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