请教各位关于采样保持电容

hijackly

各位好，
     在AD的采样保持电路中，保持电容上的电压由于漏电会随着保持时间的增加而逐渐降低，当然采用大的电容值可以减小电压降低的幅度，但是会增加面积。有什么好的电路可以对输出电压进行保持吗？

jangtoy

回复 1# hijackly

关注一下，期待大牛解答。楼主，采样电容上的电平怎么会随时间变化呢？  电平不过电源和不低于地应该不动的啊……。

reptilian99

Interesting

nanke

我感觉有两方面的漏电，
一个是输入信号通过断开的开关耦合到电容上，引起串扰，这个高速SAR ADC或者多通道ADC比较在意。大小为ΔV=CDS/CS*ΔVin，减小开关尺寸减小元漏寄生电容。

再一个可能就是你说的超低速AD CS通过与地/VCM相连的开关管漏电，MOS管漏电电流一般都是pA至多nA级别，ΔV=Ioff*t/Cs。减小开关管W，增大L可减小漏电。  这样推算，工作速度很低的ADC才会受到影响。实际测试发现部分ADC采样速度降低时性能下降，推测是漏电，但如果是漏电的话比推算的恶化了几个数量级。

只知道调开关管，其余的方法就不知道了。

demon0821

先搞清楚啥原因导致的漏电，再来找解决方案啊。
楼上说的方向已经比较清楚啦。
首先你的工艺是多少的，对于亚微米以下的工艺，开关管会有明显的漏电，尤其是高温
但是电容漏电还是比较少见，尤其是静态条件下

对于高速的动态，可以考虑时序上面减少漏电，以及开关管的尺寸合理设置。
高速的应用，静态漏电相比于动态漏电，可能会是次要的，此时开关管的尺寸就不能太大。