各路大神好，请教一个时钟分频的问题，不胜感谢！

yuem.yang@gmail · 发表于 2017-10-18 11:45:02

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遇到的问题是：
      时钟A，经2分频后产生时钟B，二个时钟上升沿对齐时刻，NC仿真器做前仿时，不认为是同一个时钟沿，导致A时钟下的信号C不能被时钟B上升沿准确的采样，
      这个需要做什么设置么？

      由于信号比较多，简单的延时C 信号不能从根本上解决问题。

         __    __    __    __
A： __| |__| |__| |__| |__
                     ____
C:    ________|       |__________
         ____          _____
B： __|       |_____|       |__

gaurson · 发表于 2017-10-19 13:53:19

在哪里做的2分频？

魔力 · 发表于 2017-10-21 10:38:08

A时钟下的信号C不能被时钟B上升沿准确的采样，这个C信号本身是受A时钟控制的吗？

y23angchen · 发表于 2017-10-27 16:11:24

养成良好代码习惯。
对于正常的数据或者控制逻辑，用
always@（poseclk clk or negedge rstn ）
if(~rstn）
a_reg <= `CK2Q 1'b0;
else
a_reg <= `CK2Q a;

而对于二分频时钟，由于需要和源时钟balenced，后端CTS的时候，会尽量保证二分频时钟和源时钟没有skew。因此在二分频时钟这里的always 块中的赋值不要加`CK2Q 即可。

这样的写法，比较符合电路的实际行为。仿真就不会出现问题。

skid · 发表于 2017-12-14 17:38:43

应该是二分频时钟时候non-blocking assignment造成的delta delay问题. 用blocking assignment做二分频时钟应该就可以了.

rvisk · 发表于 2017-12-16 10:42:37

考虑到不同走线的网络的问题，当然有可能采不到这个信号了

讲讲你想实现什么，我们帮你出主意

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