PFD/CP 噪声仿真

a741638000 · 发表于 2017-8-16 20:33:13

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matlab建好模以后需要使用cadence实际仿出各个模块的噪声，拟合后得到PLL的jitter。

但仿PFD/CP噪声时，使用pss+pnoise就是不收敛。

用的方法是，源给tran v1=0 v2=0 然后给实际的dead zone大小以及周期。

发现频率低时可以收敛，像100MHz这样的频率就是不收敛。

请教各位如何仿PFD/CP noise？方法有问题吗？

king0798 · 发表于 2017-8-17 08:46:24

顶一下，期待高手解答

kurashi · 发表于 2017-8-18 16:00:59

回复 1# a741638000

PFD的两个输入端，一端接固定相位延迟的时钟源，另一端接变化相位延迟的时钟源，两者频率都等于PLL反馈时钟频率。CP的输出端接理想电压源，取该频率下的vctrl电压值，或者给个中间值也差不多可以。
然后就可以用pss扫描变化相位延迟，得到PFD相位特性图了。

相位噪声就是在这个基础上，将PFD两个输入端都接同一个固定相位延迟的时钟源，模拟锁定时的情况。pss+pnoise可得结果。

一般PLL的反馈频率都不高的，你为什么要仿到100MHz？不过，应该也可以仿出来才对。

liuzhihuafl · 发表于 2017-8-25 11:35:25

PFD和CP一起仿真pss＋pnoise,cp输出借一个固定的电压源（DC值设为你的lock电压），输入ref和fb给固定的频率（可以设置一个delay,大小为你的lock phase error）,最后看输出那个固定电压源的电流噪声，整个系统工作在一个频率下，所以不会有pss收敛性问题（有个话可以给时钟输入加一个上电），我仿真时ref频率高达2.4G，也不会有收敛性问题（注意beat frequency为你系统工作频率的最大公约数，这里直接设置成你的ref频率就好了）。

123ji · 发表于 2017-9-12 13:57:59

回复 4# liuzhihuafl

请问我用617版本仿真时，利用pss+pnoise仿真得到不到输出电流噪声，我qq390010894 可以知道一二吗？

ic大侠 · 发表于 2017-10-30 17:14:22

回复 5# 123ji

我也遇见过这种情况了，能问一下你后来解决了吗？怎么解决的？求帮助

surezj · 发表于 2019-5-17 09:43:38

ding!mark

surezj · 发表于 2019-6-1 14:13:19

kurashi 发表于 2017-8-18 16:00
回复 1# a741638000

mark了了了了

MEOW- · 发表于 2019-6-4 15:19:06

我的是640MHz不收敛，求解答

tulipyjx · 发表于 2019-9-30 15:08:50

123ji 发表于 2017-9-12 13:57
回复 4# liuzhihuafl

我也遇到这个问题了 “请问我用617版本仿真时，利用pss+pnoise仿真得到不到输出电流噪声”，请知道的人帮忙解答一下，谢谢！

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