模拟版图EM问题

livia-cn

不知道模拟版图是通过什么方式来保证EM不会有问题的？只是画版图的人自己保证吗？还是用工具检查的？

lwq_119

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   EM是什么东西？EMI？抗干扰？

wer004aqqcom

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EM电迁移
  金属电迁移问题用来表示导致芯片上金属互连线断裂、熔化等的一些失效原因。当电子流过金属线时，将同金属线的原子发生碰撞，碰撞导致金属的电阻增大，并且会发热。在一定时间内如果有大量的电子同金属原子发生碰撞，金属原子就会沿着电子的方向进行流动。这将会导致两个问题：第一，移动后的原子将在金属上留下一个空位，如果大量的原子被移动，则连线断开；第二，被移动的原子必须停在某一个地方，如果这些原子停在某个地方使别的金属连线短路，则芯片的逻辑功能就被改变，从而发生错误。
  电迁移是一个长时间的损耗现象，常常表现出经过一段时间后芯片有时序或功能性错误。如果芯片中某一根连线是唯一的，那么当发生电迁移问题以后，会导致整个芯片的功能失效。如果一些连线本来就有冗余设计，例如电源网络，当发生电迁移问题后，其中的一部分连线会断开，而其它部分的连线就会承受较大的IR压降问题。如果因为电迁移而导致了线路间的短路，那整个芯片就失效.

IR压降是指出现在集成电路中电源和地网络上电压下降或升高的一种现象。随着半导体工艺的演进金属互连线的宽度越来越窄，导致它的电阻值上升，所以在整个芯片范围内将存在一定的IR压降。IR压降的大小决定于从电源PAD到所计算的逻辑门单元之间的等效电阻的大小SoC设计中的每一个逻辑门单元的电流都会对设计中的其它逻辑门单元造成不同程度的IR压降。如果连接到金属连线上的逻辑门单元同时有翻转动作，那么因此而导致的IR压降将会很大。然而，设计中的某些部分的同时翻转又是非常重要的，例如时钟网络和它所驱动的寄存器，在一个同步设计中它们必须同时翻转。因此，一定程度的IR压降是不可避免的。
IR压降可能是局部或全局性的。当相邻位置一定数量的逻辑门单元同时有逻辑翻转动作时，就引起局部IR压降现象，而电源网格某一特定部分的电阻值特别高时，例如R14远远超出预计时，也会导致局部IR压降；当芯片某一区域内的逻辑动作导致其它区域的IR压降时，称之为全局现象。
IR压降问题的表现常常类似一些时序甚至可能是信号的完整性问题。如果芯片的全局IR压降过高，则逻辑门就有功能故障，使芯片彻底失效，尽管逻辑仿真显示设计是正确的。而局部IR压降比较敏感，它只在一些特定的条件下才可能发生，例如所有的总线数据同步进行翻转，因此芯片会间歇性的表现出一些功能故障。而IR压降比较普遍的影响就是降低了芯片的速度。试验表明，逻辑门单元上5%的IR压降将使正常的门速度降低15%。

wer004aqqcom

EM /IR 检查可以通过软件检查出来，Cadence有个工具，不过要license。

livia-cn

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    是cadence的什么工具？ 是在模拟layout的流程中吗？ 谢谢。

livia-cn

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    cadence的什么工具用于模拟版图的EM分析？ 谢谢

livia-cn

cadence的什么工具可以用于模拟版图的EM分析？ 谢谢

tomcarrot

CADENCE   QRC抽出dspf网表
还需要额外的工具进行em / irdrop分析

wink1988

模拟板图中简单的EM check都是通过人工粗略估算来实现的，就比如design上某条电流通路需要10mA的EM需求，那么我们通过工艺手册了解到相关各层metal的EM能力之后（比如1mA/um），再结合实际中走线的宽度和所用的金属层数去计算总的大概EM值，一般在layout时，我们都会画得比实际需要的EM大得多，保证一定的余度，因为金属在不同温度和走线长度和宽度下，实际EM会有变动，甚至差有点大。

那实际上现在也有相关EDA TOOL能够实现EM check，如cadence的perc，以及anays家的totem，都能够检查EM。

livia-cn

那么可以说EM check在模拟版图设计上是不通过流程来保证的？