Cadence SPB_16.5在win7 64位操作系统下原理图网表无法导入Allegro PCB Design XL

CuiBing · 发表于 2017-2-25 22:42:48

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各位PCB大神，本人研究方向为模拟集成电路设计，需要对所设计的芯片进行测试，这里用到Cadence PCB软件绘制芯片测试用电路板。本人从来没有用过Allegro PCB Design XL软件，只是学习了于博士的PCB教学视频，按照其操作步骤，我这里导入原理图网表时出错，错误描述如下：1. 在OrCAD Capture CIS中建立了如下简单原理图并添加了相应封装，如下图所示：
1.1 原理图：

1.2 电容电阻封装：

1.3 导出的网表：

2. 在Allegro PCB Design XL中导入原理图网表（错误之处）：
2.1. 建立pcb板框：

2.2. 通过Setup/Users Preferences Editor设置封装库，如下：

2.3 网表导入：

2.4 报错信息：