quartus组合电路时序仿真，没有出现毛刺，请问是什么原因？

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代码：
library ieee;
use ieee.std_logic_1164.all;
entity half_add is
    port (a           : in std_logic;
        b           : in std_logic;
        result     : out std_logic;
        c        : out std_logic    );
end entity;
architecture rtl of half_add is
begin
    result <= a xor b;
    c <= a and b;
end rtl;
出现毛刺的仿真时序图：

出现毛刺的仿真图

我自己进行时序仿真未出现毛刺的图形：

没有毛刺的原因

求出现这种情况的原因？