SAR ADC设计，求指导？

TOP2016 · 发表于 2017-1-9 23:50:24

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本帖最后由 TOP2016 于 2017-1-10 00:10 编辑

全差分SAR ADC采样过后，在逼近过程中如何运用逻辑信号控制Vcm 、GND和Vref的切换？求大神指导，三项开关用什么结构的比较好一些呢？

gloryduke · 发表于 2017-1-13 13:19:59

SAR的逻辑控制电路不算复杂，重要的是你要考虑清楚，你要做低速（<1MS/s）还是高速的SAR ADC，低速SAR时序上一般同步时序逻辑，高速一般是异步时序逻辑，二者还是有差异的，建议你可以去IEEEXplore上找一找刘纯成博士的论文，他是近几年最好的SAR ADC作者，发了好多篇JSSC和ISSCC。
给你看一篇我当时做SAR的入门论文，也是刘博士的一篇JSSC，当然了，这篇论文采用的时序逻辑是异步单调式开关，和传统式开关还是有所不同的。
单调开关的优点是不会像传统的控制逻辑那样猜“1”，猜错了就要修改，这样就节省了功耗。
有什么其他问题你也可以问我，

2010JSSC_A_10-bit_50-MS-s_SAR_ADC_with_a_Monotonic_Capacitor_Switching_Procedure.pdf (1.43 MB, 下载次数: 952 )