concept HDL 是否能产生Xilinx FPGA器件的UCF约束文件？

h2o_freely

问题如题;

另：是否能从Allegro brd PCB layout文件导出Xilinx FPGA 器件的UCF约束文件？

谢谢

偏偏

想下也不可能，管脚约束，是要pin名称，对应你FPGA逻辑代码的IO名称，而你的layout文件，不含有你FPGA的IO名称的任何信息，如何导出？

h2o_freely

回复 2# 偏偏

用连接在pin上的net名字就好了。Orcad就可以。