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[求助] uvm 参考模型

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发表于 2016-11-25 20:39:47 | 显示全部楼层 |阅读模式
100资产
写UVM验证平台的时候遇到个问题,很困惑,还请大神帮忙解答解答。。  uvm是用来做验证的,其最关键的就是参考模型了,如果参考模型不正确,那么怎个验证平台就毫无意义,那么问题来了,怎么知道参考模型正不正确呢?似乎陷入了验证的死循环中。。出不来了。。,还请大家帮忙解答解答。。

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ref model和DUT是对SPEC的两个独立的实现。当ref model和DUT行为不一致时,或者dut错,或者ref model错,或者两者都错,debug就好。如果两者行为一致,或者两者都对,这是希望的结果;或者两者犯同样错误,想办法减小这种情况出现的可能性,或者引入第三方,例如VIP,FPGA原型等
发表于 2016-11-25 20:39:48 | 显示全部楼层
ref model和DUT是对SPEC的两个独立的实现。当ref model和DUT行为不一致时,或者dut错,或者ref model错,或者两者都错,debug就好。如果两者行为一致,或者两者都对,这是希望的结果;或者两者犯同样错误,想办法减小这种情况出现的可能性,或者引入第三方,例如VIP,FPGA原型等
 楼主| 发表于 2016-11-27 21:46:28 | 显示全部楼层
回复 2# nativeda


    引入第三方 vip fpga原型是什么意思啊?这个有点不理解。。
发表于 2016-11-28 08:57:49 | 显示全部楼层
无论是dut还是参考模型是一个相互验证的过程,由于使用了不同的语言描述,相似的概率比较低,如果验证设计的算法跟设计的一样那就另说。最终出现错误,两个都有可能错误需要去排查,排查过程也是再验证的过程。
当验证稳定了,它的另一个作用是当设计部分优化修改可以通过ref来验证修改的准确性。
发表于 2016-11-28 10:26:17 | 显示全部楼层
回复 3# juzhimin

当没有专门的验证团队,或者自己开发的ref model基本复制了DUT的逻辑时,可能出现ref model和DUT犯同样错误的可能。这种情况下就需要使用独立第三方提供的模型或环境对DUT做验证。Verification IP是其他厂商开发的ref model,可以假设它是golden的。FPGA原型则使用了真实的或接近真实的外设或环境来产生DUT激励并检查DUT的响应,不太可能出现和你们DUT同样的“错误”
 楼主| 发表于 2016-11-28 16:50:35 | 显示全部楼层
回复 5# nativeda


   非常感谢,明白了很多,再问一个问题,你知道有哪些提供开源的vip的网站吗?
 楼主| 发表于 2016-11-28 16:55:19 | 显示全部楼层
回复 5# nativeda


    或者说哪里能找到一些常用的或者简单的verification IP
发表于 2016-11-28 17:45:08 | 显示全部楼层
谢谢楼主!
发表于 2016-11-28 18:14:11 | 显示全部楼层
参考模型要和spec保持完全的一致,理论上DUT和RM应该是两个不同的人员进行开发,避免错成一样的。所以仿真过程中比对错误,要么RM错,要么DUT错,这是个交流讨论的过程,实在不确定,可以考虑系统工程师介入,或者spec编写人员介入。同时也可以由系统工程师解释,输入什么的激励,应该输出什么样的激励,spec编写人员是清楚的 ,到底谁对看下就知道了。
发表于 2016-11-28 20:16:41 | 显示全部楼层
回复 7# juzhimin

http://www.design-reuse.com/vip/
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