Pipeline ADC每级增益设计多大应该怎么选择呢？

光影之约 · 发表于 2016-11-21 17:21:32

本人菜鸟一枚，第一次设计pipeline ADC，现在正在设计一个14bit 250MS/s pipeline ADC，每级2.5bit，但运放做的比较简单（基于运放GBW要求考虑）运放开环增益低（只有27dB），通过调节反馈电容与采样电容的比值可以调节级间增益，试问各位大大应该依据什么选择各级级间增益呢？我用的是simc55 工艺，但用的是1.8V电源电压n18ll 和p18ll的管子。

光影之约 · 发表于 2016-11-22 11:03:59

有没有大大呢

billlin · 发表于 2016-11-22 11:49:42

本帖最后由 billlin 于 2016-11-22 11:52 编辑

運放的 DC gain 需要 2.5*2^(14+1)=81920
20log(81920)=98dB
是的,您的運放DC gain 需要大於98dB,
而且是運放輸出的所有電壓範圍的DC gain都要大於98dB以上(OP Output Range Vocm +/- Vpp/4)
所以您需要設計Folded Cascoded + Gain-boosting Amplifier Structure.
您還需多閱讀這方面運放的設計論文.

billlin · 发表于 2016-11-22 13:27:06

附上入門論文:

Fully Differential Gain-Boosting Amplifier Design Cascaded PMOS Gate Cc Compensation.pdf (513.39 KB, 下载次数: 54 )

On the Optimum Design of Gain-Boosting Amplifier for High Speed and Low Voltage Application.pdf (383.37 KB, 下载次数: 55 )

光影之约 · 发表于 2016-11-22 15:54:15

回复 3# billlin

对啊，运放开环增益是需要那么大，但运放GBW要求也很大。14bit 250MS/s Pipeline ADC SHA-less 电荷重分配性MDAC第一级opamp GBW初略估计要大概7Ghz以上，Folded Cascoded +Gain-boosting Amplifier Structure 做不到那么大的GBW 呀。另外，我想问的问题是如何确定子级电路每级闭环增益要做多大而不是每级电路运放开环增益需要做多大。我可能没表达清楚，您可能误解了我的意思。

billlin · 发表于 2016-11-22 16:06:11

一般設計是1.5-bit,Close-Loop Gain 是2倍
每级2.5bit,就是4倍囉!
每级3.5bit,就是8倍囉!
依此類推.
這是您要的答案嗎?
另外要達到7GHz不可能,那您可能要用數字校正技術吧!
使用低增益,高頻寬的運放.

billlin · 发表于 2016-11-22 16:15:53

本帖最后由 billlin 于 2016-11-23 11:38 编辑

這篇論文剛好跟要設計的規格一樣,參考,參考.

似乎無法正常顯示:
A 14-bit 250 MSPS IF Sampling Pipelined ADC in 180 nm CMOS Process (Digital Foreground Calibration)
有興趣的自己搜查吧!

billlin · 发表于 2016-11-23 18:04:27

顯示不出來,Why?

leave22 · 发表于 2016-11-26 10:41:21

负反馈用高增益可以抑制误差，开环+调节电容，除非电容是连续可调且很准的，不然不是很看好，不如多做几比特，用数字校正。

leave22 · 发表于 2016-11-26 10:45:16

回复 billlin

对啊，运放开环增益是需要那么大，但运放GBW要求也很大。14bit 250MS/s Pipeline ADC SH ...
光影之约发表于 2016-11-22 15:54

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楼上说的对，1.5 2倍，2.5 4倍。
如果是为了paper考虑，可以尝试1.5 1倍，2.5 2倍这样，修改第二级及以后的reference/或者增加bit数，同样是数字校正增益。
好处是减小了摆幅要求，14bit 250MS/s第一级最难做。

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