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EETOP诚邀模拟IC相关培训讲师 创芯人才网--重磅上线啦!
查看: 3278|回复: 2

[求助] 同时使用时钟上升沿和下降沿

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发表于 2016-11-5 14:22:37 | 显示全部楼层 |阅读模式

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最近做了一个分频器电路,奇数分频,要求占空比50%,D触发器加门电路实现,不是使用verilog。如图,所有D触发器一样,上下两个5分频,占空比为2/5,由于用了一个反相器所以上下分别在clk上升沿、下降沿触发,通过与非门后得到50%占空比。但电路在工艺角仿真时出现问题,占空比有时候不是50%。请教各位大侠,一个时钟电路中,同时使用时钟上升沿和下降沿有什么不妥吗? 捕获.PNG
发表于 2016-11-5 20:54:14 | 显示全部楼层
对于数字逻辑电路,一般不会“同时使用时钟上升沿和下降沿”(同步电路),否则时序很紧,成为DoubleDataRate;
如果要生成奇数分频时钟(占空比50%),想办法使得时钟输出clk_out是来自于DFF的q输出端,尽量减少毛刺。
 楼主| 发表于 2016-11-7 11:06:44 | 显示全部楼层
回复 2# lilin_ll


   谢谢你的回复,一直做模拟,对数字不是太了解。你说的double data rate会有什么问题呢?还有分频器输出信号的毛刺有什么好的办法来消除呢,我现在毛刺比较大,通过在输出端接施密特触发器来解决的,还有更好的办法吗?或者说能从根本上不让毛刺产生
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