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[讨论] N阱的最大面积限制

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发表于 2016-8-17 11:53:38 | 显示全部楼层 |阅读模式

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最近做一个阵列型模拟IC,用到了大量的PMOS开关。为了节省面积,想把PMOS的N阱都连到一起(电位都是VDD),这样的话,可能出来一个9mm*9mm大阱。这样会有什么危害吗?我能想到的只是VDD与GND有较大的阱寄生电容,有少量的漏电流。显然这两个因素对于VDD与GND来说是不用担心的。
另外就是担心阱电阻比较大,不同位置电压可能不同,这可以通过增加N阱接触孔和M1走线解决。
N阱的最大长、宽有限制吗,还是说必须隔一定距离(比如1mm)就加上衬底Psub的接触孔。
谢谢!
发表于 2016-8-17 16:13:31 | 显示全部楼层
9mm*9mm, 你什么芯片,什么工艺?
 楼主| 发表于 2016-8-17 17:17:10 | 显示全部楼层
回复 2# bright_pan

就是普通的0.5um mixed-signal工艺,芯片就是读出电路。
 楼主| 发表于 2016-8-18 18:24:00 | 显示全部楼层
回复 1# imefox

怎么没人关心啊。。。
发表于 2016-8-19 02:57:23 | 显示全部楼层
latch up ?
 楼主| 发表于 2016-8-28 11:36:55 | 显示全部楼层
回复 5# marinda


   这倒是个隐患。在N井外面加一圈衬底接触来保证地电位应该可以解决这个问题。
发表于 2016-8-28 13:09:16 | 显示全部楼层
只要N井的substrate contact 铺设均匀以避免PMOS的body effect。不会有问题的。
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