Cadence veriloga理想DAC相关问题

Bunny一步步 · 发表于 2024-10-28 11:34:41

lidqd 发表于 2021-12-26 13:27
那个vtrans电压给个中间电平：大于0小于VCC（vref）

可以了谢谢！

Bunny一步步 · 发表于 2024-10-28 11:41:41

lidqd 发表于 2021-12-26 13:27
那个vtrans电压给个中间电平：大于0小于VCC（vref）

不过前辈准确来说应该是vtrans电压要小于 dac输入高电平的电压吧，vref是dac能输出的最大电压

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