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Verilog 中的循环是在一个时钟周期内完成还是多个时钟周期

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发表于 2016-3-29 11:52:10 | 显示全部楼层 |阅读模式

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大神求助Verilog 中的循环是在一个时钟周期内完成还是多个时钟周期
发表于 2016-3-29 13:59:59 | 显示全部楼层
Verilog中的循环(以可综合的语法写)其实就是简单的展开,一个时钟周期只能对一个寄存器完成一次赋值(posedge或negedge),看你把循环写在那里,建议贴代码上来,简单直接。
 楼主| 发表于 2016-3-30 10:39:02 | 显示全部楼层
回复 2# kakakai


   谢谢,已经知道了
 楼主| 发表于 2016-4-29 14:53:37 | 显示全部楼层
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