Verilog 中的循环是在一个时钟周期内完成还是多个时钟周期

huoyanchang · 发表于 2016-3-29 11:52:10

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大神求助verilog 中的循环是在一个时钟周期内完成还是多个时钟周期

kakakai · 发表于 2016-3-29 13:59:59

Verilog中的循环（以可综合的语法写）其实就是简单的展开，一个时钟周期只能对一个寄存器完成一次赋值（posedge或negedge），看你把循环写在那里，建议贴代码上来，简单直接。

huoyanchang · 发表于 2016-3-30 10:39:02

回复 2# kakakai

谢谢，已经知道了

huoyanchang · 发表于 2016-4-29 14:53:37

问题已解决

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