在verdi支持sv

izhouhai

各位大神，小弟最近遇到一个问题:
不能把verdi中的sv定义的变量add signal to wave(Ctrl +w)，比如变量logic test;
但非sv语法的又可以，比如reg test1;

在verdi的环境变量中，我已经定义了如下：
setenv NOVAS_FSDB_ENV_MAX_GLITCH_NUM 0
setenv NOVAS_FSDB_ENV_DUMP_SEQ_NUM on

在打开verdi的脚本中也定义了如下：
verdi -f rtl.f +systemverilogext+.sv+.SV -ssf sv.fsdb -nologo

在dump fsdb的时候也加了如下语句：
$fsdbDumpfile("sv.fsdb");
$fsdbDumpfileSVA;
$fsdbDumpvars(0,system,"+all");

求教大神，这是为什么？困扰好久了，这个问题，如能解决，感激不尽！！

PS:
我观察了一下run的结果，里面提示了：
*Novas* Enable dumping glitch values
*Novas* Begin traversing the SVA assertions.
*Novas* End of traversing the SVA assertions.
但就是不能add signal to wave(Ctrl +w)！

Jos

mark下，同求解

izhouhai

原因找到了，verdi的版本太低