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查看: 1950|回复: 1

[讨论] [转]Verilog/Systemverilog/UVM simulation online

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发表于 2015-12-6 10:09:29 | 显示全部楼层 |阅读模式

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天天有发现!
如果你手边没有现成的仿真环境,又想学习、调试、仿真一些代码,怎么办? 给大家介绍一个很不错的地址:
http://dv333.com/index.php/archives/142
你可以将你需要仿真的文件或者压缩文件夹,提交上传,它就会在新页面将仿真结果显示给你。
比如:
创建一个hello.v,包含以下code:
     module hello;
       initial $display(“Hello, DV World!”);
     endmodule
然后上传它:http://dv333.com/index.php/simonline

                               
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几秒钟后,在弹出的新窗口你可以看到仿真结果:

                               
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对于uvm环境的代码仿真也支持,它自带了几个例子,可以参考。对于比较大的project 文件夹,可以压缩为 zip 后上传。(size目前只支持500K以下)
是不是很方便大家的学习呢?
http://dv333.com/index.php/archives/142
http://dv333.com/index.php/simonline
发表于 2015-12-7 10:53:41 | 显示全部楼层
好东西,适合初学者学习
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