关于ESD设计问题

xiaoguan82

最近接触了一些关于 IO ESD方面的项目，有几个问题不太明白，请大家讨论一下1. 大家的项目在做IO ESD时，如果需要提高ESD能力时，是基于工艺厂IO来改，还是重新设计那？
2. IO的ESD器件是单独开发出来的，我查了一些资料，spectre好像仿真不了，那我们如何评估ESD的能力那？
3. 最近测试一款芯片，发现IO ESD能力比POWER CLAMP ESD承受能力强那，比较了一下面积差不多，有人能分析一下吗？
4. 芯片布局是否 POWER CLAMP越多，ESD能力越强那，
5. 在制定芯片布局时，如果IO对每个PIN都存在ESD通路，是否就够了那？如果每个IO HBM>2KV,整个芯片布局是否能达到4KV?

DOONPENG007

楼主：
1、一般是根据项目的要求来制定，若foundry提供的ESD库能满足项目需求，则不需要更改，若满足不了就需要根据工艺库区做重新的设计；
2、这个需要经验判断，根据自己公司所设计的结构及测试的结果，可以预判设计的结果；
3、可以看看，但不一定能找出原因；
4、并不是正比例关系；
5、ESD的测试标准是以最低的测试失效电压来决定的，不是最高的。

DOONPENG007

楼主是学生，还是企业？有兴趣可以加QQ2592863112交流

michang5342

其实,决定IO ESD 的强度是O 的面积,因为静电一般的放电路径上会有一个clamp voltage, 如NMOS 方面大多是breakdown voltage, 如果HBM 要过2KV, 那放电时,电流约为2A. 如果, NMOS breakdown 电压为5V. 那放电时,NMOS要承受的热为2Ax5V=10W. 如果,NMOS 面积过小,就会因为散热面积不够而烧毁。
而whole chip 的ESD 强度,除了IO本身的ESD 强度外,就是IC floor plan 是否正确。 Power clamping 就是提供规划floor plan 上用的。如果,IO 的ESD 有4KV, 那IC 的ESD 能否过4KV, 那就需要多放几个power clamping.