在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2112|回复: 2

[原创] FPGA实战演练逻辑篇64:CMOS摄像头接口时序设计4时序约束

[复制链接]
发表于 2015-8-18 21:11:08 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x

CMOS摄像头接口时序设计4时序约束(特权同学版权所有)

本文节选自特权同学的图书《FPGA设计实战演练(逻辑篇)》(特权同学版权所有)

配套例程下载链接:http://pan.baidu.com/s/1pJ5bCtt


下面我们来添加时序约束,打开TimeQuest,点击菜单栏的ContraintsàCreat Clock,做如图8.54所示的设置,首先约束CMOS Sensor的同步时钟VCLK(特权同学,版权所有)

1.jpg

8.54 VCLK时钟约束

点击ContraintsàSet Maximum Delay,对vdb[0] vdb[1] vdb[2] vdb[3] vdb[4] vdb[5] vdb[6] vdb[7] vhrefset_max_delay做如图8.55所示的设置。(特权同学,版权所有)

2.jpg

8.55 set_max_delay约束

点击ContraintsàSet Minimum Delay,对vdb[0] vdb[1] vdb[2] vdb[3] vdb[4] vdb[5] vdb[6] vdb[7] vhrefset_min_delay做如图8.56所示的设置。(特权同学,版权所有)

3.jpg

8.56 set_min_delay约束





发表于 2015-8-23 09:52:13 | 显示全部楼层
本帖最后由 szhacker 于 2015-8-23 09:53 编辑

请问,最大延时66ns是怎么计算出来的?不好意思,计算方法在前一篇文章
发表于 2015-9-9 18:05:18 | 显示全部楼层
很好学习了!
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-26 00:09 , Processed in 0.023458 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表