时钟线不等长会有什么后果？

飞越无限 · 发表于 2003-9-3 20:58:13

如果长度不匹配，那么会造成严重的后果。当然这是对于同步电路而言的。如果不同步，那么就意味着，数据的错位，那么就不能在正确的时钟触发。具体的细节我以后有机会给你一个详细的资料。

superljc · 发表于 2003-9-3 21:21:53

下面引用由hopejimmy在 2003/09/03 09:58am 发表的内容：
我是菜鸟，为什么加一个低阻的电阻可以虑除毛刺呢？谢谢！

线上毛刺的产生是由于干扰和反射造成的，这个电阻会起到限流作用，也就是可以认为电阻会吸附掉一部分电流，特别对尖峰敏感，所以可以吸附干扰的毛刺；同时电阻还可以消除反射。

na12345 · 发表于 2003-9-4 00:12:27

其实关系不大
还和线上的分布电容也有关,

飞越无限 · 发表于 2003-9-4 10:44:56

关系不大的前提是：不是高频的电路。这样时间的冗余量比较大。那么可以忽略。但是对于上百M的f而言，就不得不注意了。

zhoujj · 发表于 2003-9-5 15:12:10

飞越无限，这个问题困挠了我好久，希望能看到你的大作，对于如何处理时钟线长度不一的问题，很希望能有个完整的解决方法
先谢谢你了

飞越无限 · 发表于 2003-9-6 15:13:03

因为时钟的同步问题很重的。如果有时间可以看看我上传了个资料。

zhoujj · 发表于 2003-9-15 15:06:29

飞越无限 ,哪篇阿，发到我邮箱吧
zhoujj@guoguang.com.cn
谢谢！

aaab01 · 发表于 2003-9-15 17:40:47

如果你觉得不可靠，那就走成等长呗。
做产品不要冒险。

飞越无限 · 发表于 2003-9-17 20:01:10

最好是等长，这样可以溜出更多的时间余量。

beach · 发表于 2003-9-19 02:49:03

only one of above answers is correct!!!!
it is very bad design ! it will bring clock skew.
12CM 50OHM trace = 1ns delay in idea case. multiple load in clock trace will cause reflection in rising edge and falling edge. the reflection can be worsen if the enerage can't be dampened.
use clock buffers to distribute clock to each load. each buffer drive only one load.

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