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[求助] hspice的子电路的问题

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发表于 2015-3-20 12:19:37 | 显示全部楼层 |阅读模式

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这是一个完整的触发器的网表,请教各位大神能不能将其中的ff和gg两个子电路合并成一个,我试过了不能在gg中直接调用ff,这是为什么??
*Sample netlist for BSIM-MG
*Inverter Transient

.option abstol=1e-6 reltol=1e-6 post ingold

.hdl "bsimcmg.va"
.include "modelcard.nmos"
.include "modelcard.pmos"

* --- Voltage Sources ---
vdd   vdd   0   dc=1.0v
vin1    clk 0  pulse(0v   1v  0.1ns  0ns  0ns 2.5ns  5ns)
vin2    D   0  pulse(0v   1v  0ns  0ns  0ns 20ns 40ns)

* --- Inverter Subcircuit ---
.subckt mg_inv vin vout vdd
    Xp1 vout vin vdd vdd pmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
    Xn1 vout vin gnd gnd nmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
.ends

.subckt ff  clk  clk1 clk2 clk3 clk4 clkp vdd
   Xp1 X clk3 vdd vdd pmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
   Xp2 Y clk1 X   vdd pmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
   Xn1 Y clk Z 0      nmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
   Xn2 Z clk3  0 0    nmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
   Xp3 A clk4 vdd vdd pmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
   Xp4 Y clk A   vdd  pmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
   Xn3 Y clk1  B 0    nmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
   Xn4 B clk4  0 0    nmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
   Xp5 clkp Y vdd vdd pmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
   Xn5 clkp Y  0    0 nmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
   Xin1 clk clk1 vdd mg_inv
   Xin2 clk1 clk2 vdd mg_inv
   Xin3 clk2 clk3 vdd mg_inv
   Xin4 clk3 clk4 vdd mg_inv
   Xin5  Y   clkp vdd mg_inv
.ends

.subckt gg D  Db clkp Q Qb vdd
   Xp1 e clkp vdd vdd  pmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
   Xp2 Q e    vdd vdd  pmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
   Xn1 e D    f   0    nmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
   Xn2 f Qb   h   0    nmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
   Xn3 h clkp 0   0    nmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
   Xn4 Q Db   h   0    nmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
   Xinv1 D Db vdd mg_inv

    Xp5 Q Qb vdd vdd pmos1 TFIN=15n L=30n NFIN=4 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
    Xn5 Q Qb gnd gnd nmos1 TFIN=15n L=30n NFIN=2 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
    Xp6 Qb Q vdd vdd pmos1 TFIN=15n L=30n NFIN=10 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
    Xn6 Qb Q gnd gnd nmos1 TFIN=15n L=30n NFIN=5 ASEO=1.5e-14 ADEO=1.5e-14 NRS=1 NRD=1
.ends

* --- Inverter ---
   Xinv4 D Db vdd mg_inv
   Xinv5 Q Qb vdd mg_inv
   Xff   clk  clk1 clk2 clk3 clk4 clkp vdd ff
   Xgg   D Db clkp Q Qb vdd gg

* --- Transient Analysis ---
.tran 0.01n 100n

.end
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