以DAC为例介绍SpectreVerilog数模混合电路仿真方法(含代码)

peterlin2010 · 发表于 2018-5-31 22:23:29

1.先谈下cadence IUS 和cadence ic，nc-verilog，spectre的关系
cadence ic用于模拟仿真的软件，cadence I ...
真我个性发表于 2014-11-2 22:41

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verilog + verilogA simulation

microuser · 发表于 2018-6-4 16:32:12

谢谢分享！！

jqpros · 发表于 2018-6-8 20:10:09

非常感谢！！！

奋斗的小黄牛 · 发表于 2018-6-27 09:05:14

66666666666666666

wangchlin05 · 发表于 2018-6-28 09:19:54

tks for sharing！

cityblues · 发表于 2018-6-30 01:20:47

這個讚

Thomas_Bai · 发表于 2018-6-30 16:30:46

感谢分享，有没有大牛分享PLL hspice Verilog混合仿真的资料，这方面的资料好难找啊

普雅花 · 发表于 2018-7-16 18:25:57

大佬们~如果数字部分有子模块怎么办呢？子模块已经单独形成functional了，还是不行呢？希望帮帮忙

QQben · 发表于 2018-7-23 10:26:29

谢谢分享

QQben · 发表于 2018-7-23 10:33:38

谢谢分享

[原创] 以DAC为例介绍SpectreVerilog数模混合电路仿真方法(含代码)