双精度浮点加法器

周东方 · 发表于 2014-10-13 10:06:28

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有哪位大牛可以分享可以使用的双精度浮点加法器IP核

llcai · 发表于 2014-10-14 17:16:44

我这样回答你吧！世界上没有这种IP核，你好好看看浮点的协议。

周东方 · 发表于 2014-10-14 20:46:07

回复 2# llcai

换个说法，就是可以快速计算加减法结果的64位浮点加法器verilog设计代码

周东方 · 发表于 2014-10-14 21:16:57

回复 2# llcai
有没有这种说法，我就不争论了，反正有人发表了相关的论文，提到这种说法

llcai · 发表于 2014-10-15 08:53:23

回复 4# 周东方

这种东西都是自己处理器根据自己的架构来进行设计的，没有统一的标准，怎么能形成IP核呢！论文跟工程还是有点区别的，论文只是写写，不考虑功耗，体积，性能，写论文可以，工程里面我个人感觉是不会有的，因为你的指令集架构不一样。

liude19832006 · 发表于 2014-11-3 20:05:35

有啊，本人写了一个三模式的浮点加法，三个周期，支持128bit、2个64位、4个32位运算，主要在结构上优化，共享一个定点加法单元，主要目标是减小面积，多功能。正准备写SCI论文，等论文发表了。就上传。

tomalan · 发表于 2015-1-17 21:44:19

期待中，谢谢

sh-sh · 发表于 2015-3-8 15:54:04

回复 6# liude19832006

写这个能发表SCI？

周东方 · 发表于 2015-3-24 19:41:53

回复 6# liude19832006

verilog代码现在可以分享了吗

周东方 · 发表于 2015-3-24 19:42:58

回复 6# liude19832006

我只用到两个64位浮点数加减法

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