PLL 如果要跑 lock ranger 是如何跑?

andy2000a · 发表于 2014-8-18 07:00:27

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PLL 如果要跑 lock ranger 是如何跑?
PLL 使用 hspice 會跑很久, 還是使用 fast spice ?

或是說部份電路 PFD 使用 verilogA 一些 VCO charge_pump 使用 mos ,
混合跑

天迹郎 · 发表于 2014-8-27 20:16:12

混合跑可以
你的lock range是指输出范围吗

天迹郎 · 发表于 2014-8-27 20:16:56

混合跑可以
你的lock range是指输出范围吗

andy2000a · 发表于 2014-8-28 00:03:21

lock range 是 PLL 可以鎖住範圍
PLL 不就是輸入某頻率可以鎖住, 但一定有 lock range , lock time .

lock range 是某段 frequency 內可以鎖
lock time 是某段時間內可以鎖住, 如果設計不當可能 lock time會慢慢 .. 慢慢鎖住
記得和 Low pass filter有關

liuycto · 发表于 2014-8-28 08:52:33

还真不知道怎样仿真锁定范围。

cadence小神 · 发表于 2014-8-28 11:17:13

lock range 指的是 no cycle slips 你慢慢减小你的reference frequency 的change step 看control voltage 没有cycle slips 的时候就是你的 lock range

liuycto · 发表于 2014-8-28 12:41:50

回复 6# cadence小神
控制电压的cycle slips什么意思？是改变参考频率，看控制电压是否突变吗？

jinlilijin · 发表于 2014-9-13 00:05:15

毫无意义的仿真

i0977454522 · 发表于 2015-2-5 09:51:35

based on our observation for Table 5.1 that the state of the
ﬂip-ﬂop in stage i changes only if all preceding ﬂip-ﬂops are

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