电荷泵锁相环的相位噪声仿真

Pokhara · 发表于 2014-8-14 10:00:43

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想问一下大家，电荷泵锁相环的相位噪声仿真是如何做的？我看论坛上大家都说是对各个模块分别进行噪声仿真，然后再根据传输函数用matlab处理。我目前只对VCO用pss+pnoise的方法仿出来了相位噪声，但是PFD/CP/LPF以及分频器的相位噪声不知如何仿真。有做过PLL的能不能详细的讲一下如何仿真~

daxigua179 · 发表于 2014-8-14 10:47:50

PFD/CP/LPF/DIVIDER 一起仿真，看control voltage 的noise 然后用KVCO转成phase

Pokhara · 发表于 2014-8-14 11:30:17

回复 2# daxigua179

直接做noise仿真？

huxiaoming · 发表于 2014-8-14 11:44:29

好东西，感谢感谢诶！！！

liuycto · 发表于 2014-8-14 11:50:08

回复 2# daxigua179
能够再详细些，谢谢！

何平 · 发表于 2014-8-14 14:30:15

我通常是分成四个模块，PFD/CP+LPF+VCO+DIV，每一个模块都可以用PSS+PNOISE来仿真其输出噪声，然后在ADS中噪声建模,仿真其总的输出相位噪声，然后用MATLAB计算其输出的均方根周期抖动，当然系统级噪声建模你也可以用MATLAB

Pokhara · 发表于 2014-8-14 16:25:46

回复 6# 何平

请问PFD/CP的噪声具体是怎么仿真的，PFD的两个输入信号怎么给，是都给成一样的时钟信号吗？

囧景 · 发表于 2014-8-17 14:13:28

回复 7# Pokhara

楼主遇到的问题我也很困惑，感觉PLL的整体相位噪声性能没有人去直接仿真的，大部分都是仿真各个模块的噪声指标再通过噪声传递函数计算最终折算到输出相位噪声。师兄说他对PLL的整体做过PSS+PNIOSE的仿真，不过不能收敛。而且整体仿的时候由于存在频率源，好像最后center frequency也不是很好设置。至于PFD+CP的仿真论坛上有人讨论过了，好像是要看CP的电流噪声才比较对。因为CP的电流噪声会影响LPF的输出电压再影响最终的输出相位噪声，我是比较认可这种说法的。因此LPF应该仿输出的电压噪声吧，DIV是看输出的相位噪声。不过我对PLL整体相噪的仿真也比较困惑，不知道是不是只能仿各个模块的噪声再搭一个行为级的模型去仿真。

何平 · 发表于 2014-8-18 00:10:50

回复 7# Pokhara

http://bbs.eetop.cn/thread-456356-1-1.html

daxigua179 · 发表于 2014-8-18 05:11:53

回复 3# Pokhara

PSS +PNOISE, PFD的两端可以调delay 让它们完全match，这样loop filter的电压不会震荡到rail, PSS可以收敛。直接看control voltage上面有多少noise, 用KVCO换算成相域，加上VCO的噪声就可以得到PLL的noise. 每个模块分开仿真当然也可以，但是传递函数总是有些不准，我只在最初设计的单个模块的时候会大概看一下，但是做总体分析的时候，一般就是“PLL” 一块，VCO一块，这样最直观

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