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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 电荷泵锁相环带宽疑问
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楼主: sxd5275

[求助] 电荷泵锁相环带宽疑问

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James.wyc
发表于 2016-6-15 19:10:21 | 显示全部楼层
值得一看的文章
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发表于 2018-7-6 09:34:16 | 显示全部楼层
正在找的paper，感谢~~~
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周嘉璟
发表于 2018-7-7 15:19:08 | 显示全部楼层
7#说得好
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auch0311
发表于 2018-8-10 20:08:55 | 显示全部楼层
谢谢分享
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gb788
发表于 2019-8-21 16:13:38 | 显示全部楼层
hao..
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ljcfcb
发表于 2022-2-26 15:44:20 | 显示全部楼层
CPPLL需要锁住的是phase，clock jitter对这个的影响会比较小，因为采样时钟的源头还是VCO的输出。
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lipenghbu
发表于 2022-3-11 18:18:47 | 显示全部楼层
学习了，谢谢~
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