DCDC影响了系统的ESD性能，大伙给点建议

Vdsat · 发表于 2014-6-16 08:24:28

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设计了一个SOC上的3.3V转1.2V的DCDC模块，给内部数字模块供电；系统应用人员说影响了系统的ESD性能，因为他说如果SOC用外部的1.2V LDO供电系统ESD就要好1KV，这里两者的现象都是打ESD最后使得系统数字模块复位了；大伙有没有碰到这种情况？如何分析考虑？

liuycto · 发表于 2014-6-16 14:20:00

这里1KV值得是那种模式呀？您芯片对外数字IO电压是3.3v还是1.2v？

math123 · 发表于 2014-6-16 22:35:54

感觉没说清楚啊，DC-DC的LX引脚接电感电容，再接到芯片的1.2V供电PAD？ DC-DC电流多大啊？上管和下管各多大？打ESD的时候是芯片正常工作的时候打的？这个是流片的测试结果？

Vdsat · 发表于 2014-6-17 11:02:38

回复 2# liuycto

HBM模式，用外部LDO能达到6KV才复位，用内部DCDC到6KV就会导致数字模块复位了；

Vdsat · 发表于 2014-6-17 11:07:59

回复 3# math123

是的，DC-DC的LX引脚接电感电容，再接到芯片的1.2V供电PAD，系统及DCDC工作的时候打ESD, DCDC实际工作电流100多毫安，设计值是200mA, 上管子100u/0.3uX454,下管子 100u/0.35uX246

math123 · 发表于 2014-6-17 11:22:57

回复 5# Vdsat

这个ESD是从1.2V的供电PAD往地打正脉冲？
这样打ESD的时候，1.2V的供电PAD会先到一个高电压，然后ESD器件触发，流过一个约4A(6kV)的大电流，这个电压会去到多高要看那个ESD器件的特性。

Vdsat · 发表于 2014-6-17 11:44:40

回复 4# Vdsat

打系统板子的ESD，板子端有USB接口露到外面，直接就是打USB的3.3V到地，USB的3.3V与DCDC的3.3V通过PCB连到一起，并且DCDC的3.3V和地还和SOC芯片的PAD RING 3.3V和地打线打一起；

Vdsat · 发表于 2014-6-17 11:48:15

我本来想看下打ESD的时候的DCDC的3.3V电源和输出波形，但是系统应用人员说观测打ESD的波形比较困难；系统应用人员希望我仿真一下打ESD的时候DCDC的输出波形变化，但是不知道DCDC的3.3V上加什么波形来模拟？

Vdsat · 发表于 2014-6-17 11:49:00

回复 6# math123

我本来想看下打ESD的时候的DCDC的3.3V电源和输出波形，但是系统应用人员说观测打ESD的波形比较困难；系统应用人员希望我仿真一下打ESD的时候DCDC的输出波形变化，但是不知道DCDC的3.3V上加什么波形来模拟？

math123 · 发表于 2014-6-17 12:01:38

ESD有几种模式的，那个引脚对那个引脚打正/负，有助于判断

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