关于连续时间sigma delta ADC 设计的几个问题？

bright_pan

大家好，有人对连续时间sigma delta adc设计比较了解的吗？      想做一个14bit有效精度的连续时间sigma delta adc，采样频率32MHZ，带宽250KHZ， 设计了OSR=64,4阶1bit，matlab simulink模型工作OK，但用理想电路实现后：OP和comparator都是理想的，电阻和电容也都是理想的，发现积分器输出饱和，即便输入幅度远小于simulink模型的饱和输入点。请问有人知道为什么吗？电路是全差分的。 simulink模型是单端的。 但系数实现在电路上是严格按照公式ki*fs=1/(R*C).
反馈DAC也是直接1bit，开关结VREFP和VREFN，电阻链接反馈回来（RC也符合反馈系数要求）。
       发现如果把电路按simulink模型设计好以后，电路上把工作频率从32MHZ提高到64MHZ，同样的输入信号，积分器输出没有饱和了，这是是不是哪里有2被我搞掉了？
       另外，发现了上面的这个规律后，我就按采样频率16MHZ，OSR=32建立了这个simulink 模型，同时按照系数映射做出了电路，然后电路按照32MHZ工作，输入信号与之前相同，这样子规避了积分器输出饱和的问题，但发现用理想电路实现后，FFT分析输出结果，噪底比模型偏高了20dB，同时发现有低频噪声就是0HZ的在-60dB这样子，应该信号在-10dB，噪底从0~500KHZ是-160dB到-120dB才对的。 现在这个电路是完全理想的，OP，comparator，还有RC，应该没有这个低频噪声才对的。 （理想比较器后面用了个DFF，clock实现离散处理）。

asu2011

解决了么？

CuiBing

把Simulink模型贴出来。

给力小子

回复 1# bright_pan

你好，请问连续时间signal delta ADC模型是什么样的啊，请大神赐教，非常感谢

jeffej

vin > Vmax?

stevenvalen

之前做时，反馈到DAC的信号 delay要满足一定时序要求的

ChunyuY19

   

stevenvalen 发表于 2021-2-19 19:08
之前做时，反馈到DAC的信号 delay要满足一定时序要求的

想请教您一下 关于delay的问题