verilog中可综合的循环问题

winfii

想写一个阶乘器，输出是输入的阶乘。知道因为循环次数不定，用for循环是不行。于是就试着用while循环，发现用synplify是可以综合得到结果的。但是在别的地方又看到有人说while循环不能用来综合，觉得很困惑。究竟while循环能不能用来写可综合的verilog代码？如果不能，那类似阶乘这样需要循环的计算，用verilog又如何描述？

lvguang

回复 1# winfii


   Just go to study System Verilog, which is more powerful than the old verilog

surprise

verilog实现的方法有好几种,基本上是根据性能的要求来的.比方说,要最快的,不考虑面积,1-4的阶乘,那就直接堆乘法器就可以了.