时钟接口实例化问题

sofan

我接口的时钟来自于模块内部产生，结果仿真时报错Cannot reference the signal "/my_top/my_RS422/CLKDIV/Bclk" before it has been elaborated.
顶层代码如下：uart_if my_uart_if(my_RS422.CLKDIV.Bclk,my_RS422.CLKDIV.Bclk,rst_n);
RS422 my_RS422( .SCI_sel(my_bus_if.SCI_sel),
                .R_W(my_bus_if.R_W),
                .clk(clk),
                .rst_b(rst_n),//?????
                .RxD(my_uart_if.RxD),
                .ADDR2(my_bus_if.ADDR2),
                .DBUS(my_bus_if.DBUS),//?????????
                .SCI_IRQ(my_bus_if.SCI_IRQ),
                .TxD(my_uart_if.TxD)        
                );
请问是怎么解决，CLKDIV是my_RS422的内部模块，Bclk是此输出。

geffory

楼主我用IUS仿真没问题，不知道楼主用的什么仿真VCS,还是ModelSim？