芯得咨询 芯的case 简历发ic@hi-talent.net

jj_seu

一、数字电路设计工程师(DFT工程师)

咨询QQ： 1317656040 ， Email：jj_seu@hi-talent.net

工作职责：

1、芯片级DFT设计与集成，包括SCAN, MBIST和JTAG；
2、负责DFT测试向量的自动生成及仿真；
3、与逻辑设计工程师紧密合作，提高DFT测试覆盖率；
4、与产品工程师和测试工程师紧密合作，调试并解决在测试机上失败的DFT测试向量；
5、芯片级综合；
6、与后端工程师紧密合作，完成芯片级timing signoff；
7、芯片级形式验证。
任职要求：

1、电子工程本科及以上学历；
2、两年或以上的IC DFT设计经验,
或三年以上Timing Signoff
经验；
3、熟悉Verilog编程语言；
4、熟悉主流的仿真工具(VCS, NC,
或其它)；
5、熟悉主流的DFT工具(Mbist, TestKompress, EncounterTest
或其它)；
6、熟悉主流的综合工具(DC, RC
或其它)；
7、熟悉主流的静态时序分析工具(PrimeTime, ETS
或其它)；
8、熟悉主流的形式验证工具(Formal, Conformal
或其它)；
9、具有Unix/Linux下的脚本语言编程知识（Perl, Tcl或其它）；
10、良好的专业英语读写能力；
11、良好的团队合作精神；
12、拥有同时处理多个任务的能力和敬业精神。
二、高级后端设计工程师
工作职责：

负责从Netlist到GDS输出的后端设计工作，包括设计环境的建立，PNR library的生成及修改，芯片的布局，电源规划，单元放置，CTS，布线，时序分析及修正，功耗及电压完整性分析，信号完整性分析及修正，GDS输出及物理验证，DFM分析，寄生参数提取等。
任职要求：

1、微电子学专业，本科及以上学历；
2、能独立完成从netlist到GDS signoff的后端设计工作(布局,电源规划,CTS,布线,时序修正，电压降分析，串扰，天线效应修复,
物理验证
...)；
3、三年以上后端设计经验
(有成功的65nm及以下芯片tapeout经验优先)；
4、精通后端主流EDA工具
(Cadence/Synopsys/Mentor)；
5、熟悉UNIX/LINUX操作系统,熟悉Tcl、pearl、shell编程。
三、数字电路设计工程师(ASIC设计工程师)
工作职责：
1、参与手机基带系统的架构设计和SOC系统设计；
2、独立完成模块级结构设计，RTL实现以及相关验证工作；
3、参与FPGA系统调试；
4、参与芯片设计整个流程。
任职要求：
1、电子，通信或计算机硕士及以上学历；
2、2年以上相关工作经验，至少一次成功流片经验；
3、深入理解ASIC
设计流程,较强RTL设计经验；
4、对通信及多媒体标准有一定的了解；
5、较强的英文读写能力及团队协作精神；
6、具备以下任一经验者尤佳：了解4G手机通信协议，熟悉SOC及系统架构，熟悉低功耗设计，熟悉芯片DFT流程。
四、数字电路设计工程师(SoC
验证工程师)
工作职责：
1、根据
Design SPEC
制定验证计划；
2、搭建模块及系统级验证平台；
3、开发设计验证模型 （BFM，TLM等）；
4、产生测试向量，跟踪测试需求；
5、根据验证计划，按时完成验证任务。
任职要求：
1、电子或计算机硕士及以上学历；
2、2年以上相关工作经验，至少一次成功流片经验；
3、深入理解
ASIC
设计流程，对
VMM/OVM/UVM
等验证方法学有较深的理解；
4、熟悉
ARM/DSP core
和
AMBA AHB/AXI
总线协议，各种标准外设（I2C，UART，USB等）接口协议；
5、熟练使用
verilog / system verilog
和脚本语言（Python，Perl，Shell，TCL
等），独立搭建模块及系统级验证平台；
6、较强的英文读写能力及团队协作精神。

五、 数字芯片设计工程师（DFT/综合）

职位描述：
1、To provide and support SYN&DFT work for several projects in parallel
2、Run block level implementation for each project, include synthesis, DFT and LEC
3、Support block level physical evaluation
4、co-work with designer and provide block level SDC file
5、co-work with Back-end team for timing signoff

职位需求：
1.
了解集成电路设计的基本流程
2.
相关Synthesis, formal check
和DFT的工作经验。(3A, 3B, 3C精通一项即可)
3A.
有超过2～3个项目的synthesis
经验， 用过RTL compiler且熟悉timing的相关知识
3B.
有超过2～3个项目的formal check经验，熟悉CPF的low power flow
3C.
有超过2～3个项目的DFT insertion经验， 用过Mentor DFT的优先考虑
3.
具有良好的英语阅读和书写能力。