cadence sample 中 单元里面 verilog 产生的？

chuchuang

请教下 自带的sample 库里面  很多单元都有一个verilog的cellview  既不是电路也不是符号图 以及verilogams  

点击打开它 也不能编辑


调用一个nor2 用nc—verilog 产生网表时  有verilog cell 网表
module test ( Y, A, B);

output  Y;

input  A, B;


nor I2 ( Y, A, B);

endmodule


删除后 产生的网表是 电路的网表
module test ( Y, A, B);
output  Y;

input  A, B;


nmos4  M1 ( .B(GND), .S(GND), .D(Y), .G(B));
nmos4  M0 ( .B(GND), .S(GND), .D(Y), .G(A));
pmos4  M3 ( .B(VDD), .G(A), .S(VDD), .D(net15));
pmos4  M2 ( .B(VDD), .G(B), .S(net15), .D(Y));

endmodule



现在就是想请教 这个verilog的cell 是怎么生成的  谢谢  非常感谢