clk 时钟很多

缓慢 · 发表于 2013-6-23 23:35:56

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顶层模块有两个输入时钟，fclk，和fclk_divide_2（是fclk的2分频）。子模块有两个时钟fclk_divide_4,fclk_divide_8（由fclk_divide_2分频得到）。请问，DC里面如何定义时钟？才能保证pathgroup不会跨越时钟去做timing分析。。。

sjtusonic · 发表于 2013-6-24 16:05:22

false_path

chunjiahua · 发表于 2013-7-7 14:42:45

回复 2# sjtusonic

版主，fclk_divide_2、fclk_divide_4、fclk_divide_8,他们是分频关系，是同步时钟吧。。。应该不需要设置false path吧。。。

sjtusonic · 发表于 2013-7-7 16:38:36

回复 3# chunjiahua

“保证pathgroup不会跨越时钟去做timing分析” ——false path

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