2分频器layout在DRC时的报错问题

dandeliongyy · 发表于 2013-6-7 16:25:45

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在Cadence中对2分频电路进行DRC时总是有如下报错：

哪里出了问题？该如何修改layout呢？（将PMOS拉近，
NMOS拉近使得版面紧凑后依然有这个报错）

另外，数字电源和数字地的标号是DVDD和DVSS吗？

xushuainju · 发表于 2013-6-8 09:20:04

PMOS 的nwell没有pickup现在，因为你现在的PMOS nwell和pickup的nwell是不相连的；另外一般版图推荐紧凑型即最小距离的摆放，这样对matching，coupling的电容电阻都有好处。

dandeliongyy · 发表于 2013-6-8 15:05:21

回复 2# xushuainju

谢谢你的回复，问题解决了，目前在做LVS

dandeliongyy · 发表于 2013-6-8 19:41:22

DRC已经做好，正在做LVS，下面是其原理图和版图以及LVS时的报错：

我的layout和shematic对照了没有遗漏元件啊，不知道是什么问题？
（初学，请多指教）

dandeliongyy · 发表于 2013-6-9 09:06:30

问题解决，short了

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