请教Psub2的问题，谢谢大侠们！

蘑菇要冷静 · 发表于 2013-5-23 11:46:23

这个你就要问designer了，这不是版图的事，而且功率管的guard ring有讲究的。这个我在TI的片子的反向里见到过，所以怎么画你要看原版图了。而且你对半导体物理和工艺不是很了解。所以要多多学习，完善自己。

motofatfat · 发表于 2013-5-23 15:47:14

能在n阱工艺中实现吗？
是别人的成品电路，
就是有人做到ㄌ

还有楼上朋友提到的：在psub里面做n型guard ring，然后再让里面的p阱电位与外面的psub电位不同，这种工艺应该是双阱工艺吧、不再是n阱工艺了吧？
n阱工藝也有只是在淺層
在深層 PSUB 還是會相連
除非用 deep n_well 或是雙井效果會比較好

要考慮到目的
1.只是想騙軟體作 LVS
2.或是真的考慮到 P_SUB 相連對電路的影響

tuohong · 发表于 2013-5-23 17:22:17

电学上的同电位，要骗软件才作区分的。
以常见的N阱P-sub工艺来说，如果你用了psub2这个层次去辅助做LVS，是有前提的，就是实际工作中你的psub和psub2的电位是相等的。即使你用了两个不同名字的ground，那么他们也必须是等电位的。否则在这个工艺中你是无法实现你的电路的。

蘑菇要冷静 · 发表于 2013-5-23 18:06:00

越说越说不清了，
源端接衬底，代表NMOS的衬底电位不是单纯的GND电位。我大概知道LZ的意思了。
trible well 这里我根本没提到过！我说的NWELL 的guard ring围一下是在LZ没有表述清楚这个NMOS是干什么的情况下，想用NWELL 挡一下源端电位变化引起衬底电位变化，而造成的串扰。不过看来不是，是一个大的功率管，而且可能是抄TI的片子！所以我建议他去看看原版图！

peterlin2010 · 发表于 2013-5-23 18:40:06

回复 peterlin2010

听不懂，谢谢您的回答
appleyuchi2 发表于 2013-5-23 09:52

登录/注册后可看大图

real analog layout 除內部 pick up , 外面還有 guard ring ..
schematic nmos 是4  點只有定義 D G S bulk , 沒定義到外面 guard ring ,
hi v device 都會多圍外面那圈, run lvs  top layer 會check  soft_connect error .
  此外 iso nmos 也是常出現問題的 . 因為 schematic iso nmos 可能 bulk 接 source 端

  lvs 會誤認要要接 psub ..

appleyuchi2 · 发表于 2013-5-24 05:02:35

回复 23# tuohong

谢谢，是的，通过以上朋友们的回答，psub1和psub2电位是必须至少极其接近的，谢谢您的回答～

appleyuchi2 · 发表于 2013-5-24 05:06:18

回复 24# 蘑菇要冷静

是的，是抄片子，越来越觉得n阱工艺是不太好实现的，谢谢您的回答，辛苦了～

appleyuchi2 · 发表于 2013-5-24 05:46:28

本帖最后由 appleyuchi2 于 2013-5-24 05:57 编辑

回复 22# motofatfat

您好，谢谢回答～
我刚才看了下手边 n阱工艺对应的工艺库，发现工艺库里面有NPN，

也就是说，这个工艺库是存在DeepNwell的（否则不可能制作NPN）

您好，我的目标是：“整个电路的nmos中，一部分nmos的B极=0V，另外一部分nmos的B极是-5V，输出-5V的端口作为输出端，具体案例为LM2662 ”

如果是您之前提到的带有DeepWell的工艺，不知您的意思是否是插图中的第一个图中，令Psub和P+处于不同的电位，然后实现我的目标呢？谢谢您！

appleyuchi2 · 发表于 2013-5-24 05:49:43

回复 24# 蘑菇要冷静

呵呵，我也想自己解决～可是如果看得明白我也就不来论坛请教各位了，就拍摄的四层照片，看不明白啊，同事们不怎么肯说的呢～

appleyuchi2 · 发表于 2013-5-24 06:11:21

回复 25# peterlin2010

恩，总结下您的意思是，nmos的B极必须与Psub电位一致，谢谢您，明白了～

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