赛灵思Vivado设计套件加速SoC设计整合

飞扬紫百合

美商赛灵思(Xilinx, Inc.)宣布针对其首款SoC级设计套件 Vivado Design Suite 推出全新版本，以及两项提升生产力的重大功能。 Vivado 设计套件2013.1版本包含一个全新以IP为导向并可加速系统整合的设计环境，同时具备一套可加速C/C++系统级设计和高阶合成(HLS)的完整函式库。
为了加速 All Programmable 元件中高度整合和复杂的设计，赛灵思推出了 Vivado IP 整合器(IPI)的早期试用版。 Vivado IPI 可加速整合 RTL 、 Xilinx IP 、第三方 IP 和 C/C++ 合成的 IP ，而且 Vivado IPI 以 arm AXI 互连技术和专为IP封包设计 IP-XACT数据等标准为基础，可提供各种智慧型的自动建构校正封装设计流程，这些都已针对赛灵思All Programmable解决方案进行最佳化。

以 Vivado 设计套件为设计基础的IP整合器是一个可辨识元件和平台的互动式图形设计环境，并适用于 JavaScript ，其中可支援能识别IP的自动AXI互连技术、点选式IP子系统设计、即时DRC、介面设变传递，以及强效的除错功能。当嵌入式设计团队锁定Zynq?　7000 All Programmable SoC进行设计时，他们可以更快地识别、重用和同时整合软硬式IP，以满足双核心ARM处理系统和高效能FPGA架构的需求。

为了加速C/C++的系统级设计和高阶合成(HLS)，赛灵思已将支援业界标准的浮点math.h运算作业和即时视讯处理功能纳入 Vivado HLS 函式库中。超过350家用户和1,000名以上正评估 Vivado HLS 的客户，现在都可马上拥有各种视讯处理功能，而这些功能都已整合在OpenCV设计环境中，并可在双核心ARM处理系统上执行嵌入式视觉运算功能。

这项解决方案可比目前透过硬体加速的C/C++演算法提升高达100倍的效能。相较于各种RTL 设计输入流程，Vivado HLS可让系统验证和建置时间加速高达100倍。当决定选用Zynq-7000 All Programmable SoC进行设计时，设计团队现在可以用更迅速的方法为双核心ARM处理系统开发C/C++程式码，同时透过高效能的FPGA架构为运算密集型的功能提供自动加速机制。