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最近要毕业了,准备找verification的工作大概:
熟悉verilog
手头上看完了
system verilog for design,
system verilog for verification(看了2遍的样子),
svtb workshop(例子都搞的很明白了应该)
perl(regular expression基本熟)
看网上各种vmm, ovm, uvm,不知道下一步该怎么走,求各位前辈们推荐下加点路线,如果能附上学习资料的名字就更好了。
还有一个问题就是,如果想进军design的话,需要进修哪些技能点?
如有在美国的前辈们,小弟希望能够多沟通沟通,给我指明一些方向。
大家请随意发表看法,感谢大家。
![](static/image/smiley/default/smile.gif) ![](static/image/smiley/default/smile.gif) |
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