这种运放单位增益响应曲线是否正常？能用不？

hezudao

不能用

fortissimo.g

bad gain margin

qiwentuo

建立时间会很长，PM太大了；小信号稳定肯定没有问题，可你仿真出来的图怎么会振荡呢？
3楼的回答:bad gain margin不明白？求指教

tmdyumf

零点太靠里面了

guomin1437

不好
为了减小建立时间，需要将相位裕度降低到90以下，才会造成轻微过冲，此时建立是最快的，所以很少会把相位余度提高到110
出现震荡是因为在GBW附近出现了零点，这个零点和附近的极点形成了一条封闭完整的根轨迹，所以会造成震荡
零点消除不太容易，比较容易的办法是将GBW拉到零点之内，我感觉你这个电路需要重新计算设计

selfsalvation04

同样对后几句不是很明白，是零点的位置不是很合适里单位增益出太近了

AcoAco

Your zero and higher order poles (2nd,3rd) are very close to unity gain crossing of Gain plot resulting no gain margin. In simulation you have problem in real chip you will have much worst cases since simulation model accuracy and over PVT etc.

Your input differential pair may have cascodes on them and their Cds creates a forward path to create zeros (or similar situation where parasitic transistor capacitors causing feed forward) and also high parasitic capacitance's in high impedance nodes bringing 2nd and 3rd poles in.

I suggest first to check above and try to minimize parasitic capacitance's (play with transistor W/L), increase branch currents to reduce resistances.  If these do not satisfactory  or desired then modify or change your topology.

Good luck!


零和更高的极点（第二，第三）非常接近单位增益交叉增益曲线没有增益裕度。在模拟中，你有问题，在实际芯片中，你将有多少最坏的情况下，由于仿真模型的准确性及以上PVT等

您的输入差分对cascodes对他们和他们的CD创建前进的道路上创造零（或类似的情况下，寄生晶体管电容，使前馈），高寄生电容在高阻抗节点，将第二和第三极英寸

我建议首先要检查，尽量减少寄生电容（玩晶体管W / L），增加支路电流，以减少阻力。如果这些不理想或希望修改或更改您的拓扑结构。

祝你好运！