2012年IPC第一届PCB设计大赛（中国区）作品

cxt668 · 发表于 2012-12-19 19:56:02

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2012年IPC第一届PCB LAYOUT设计大赛（中国区）作品

所用软件版本为cadence16.5

冠军选手作品.zip (741.07 KB , 下载次数: 174 )

peterliuhua · 发表于 2013-1-25 21:05:24

太需要了，谢谢楼主

peterliuhua · 发表于 2013-1-25 21:06:24

很需要，谢谢术楼主

qyueya · 发表于 2013-8-31 10:40:31

太需要了，有很多地方可以学习的。

wang200808 · 发表于 2013-10-14 16:48:29

我看了觉得一般。有可取之处也有缺点。
32位的ddr3仅仅用了2个内层和部分底层就完成了。布线也比较美观。大多的线都达到了3w原则。
但是，这种布局和布线也就是个简单个考试和比赛。从实际做产品来说，4个ddr3芯片间距有点大，还可以再紧凑一点，给左右两边流出较多的通道。整体布线太过扩散，致命的是左边有部分线已经跨到DM2_DDR_VTT
电源转换的过孔区域区了。现实中是要考虑其他模块、信号对ddr3信号线的干扰，要尽量把ddr3的信号线处理
在独有的区域。设计者同时用多层包地铜箔的方式来解决，这点怎么就处理不好呢？
若是我在现有库的情况下布局、布线到完成用不了6个小时。不知道他用了多久。