求教个问题：Sigma-Delta 调制器的1位量化器增益如何确定。

fhyfbjl

最近在做2阶1位量化的SD_ADC，用VerilogA搭了调制器，瞬态仿真后用Matlab看频谱，发现信号幅度比实际值低6dB，也就是说如果输入是-1dB，频谱上信号幅值是-7dB，但是噪声频谱和Simulink模型的基本一致，SNR值也基本一致。怀疑是1位量化器的增益问题，不知道这个问题如何解决，求指点。

fhyfbjl

幅值小6dB的问题找到了，是自己加激励的问题，单端转差分时幅度减半了，所以刚好低6dB，很低级的错误。但是量化器增益的问题，仍不知道怎么仿真，求大神指点啊。。。。。

steve_guo_1997

见G.C temes 的书

staric

请问现在知道量化器的怎样了吗？我也在求解中

staric

见G.C temes 的书
steve_guo_1997 发表于 2012-11-29 23:14

                               
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G.C 的书看了，在section 2.1，感觉里面说得好不清楚，看了几遍还是看不懂，是否可以解释一下？k=E[|y|]/E[y^2]怎么使用呢？

jeffej

who can tell it in detail?

cxhgdut

jeffej 发表于 2020-4-6 10:32
who can tell it in detail?

you could get some useful answer from page-69 of the book "understanding Delta-Sigam Date Converters" -2nd.

风也信子

为何一定要确定呢，建模的时候不需要完全线性化模型呀，quantizer引入非线性更接近真实电路呀
1bit量化具有非常强的“自适应”能力，更多的在于STF和NTF的设计上