关于AXI中VALID及READY信号之间的关系

小鸟探戈

刚刚在看AXI协议的资料 看到这样一句话It is important that during a write transaction, a master must not wait for AWREADY to be
asserted before driving WVALID. This could cause a deadlock condition if the slave is
conversely waiting for WVALID before asserting AWREADY.

这应该说的是AWREADY信号不能在WVALID之前就拉高，因为如果AREADY在等WVALID的话会造成死循环
看着这句话想了半天 也想不出为什么会这样 或者是我的英语水平有限把意思理解错了 有哪位大神懂的望指教一下

melectronic

这句话的意思应该是在设计实现AXI master的时候，不能把awready 拉高作为驱动wavlid有效的一个控制条件。换句话说，作为master,你应当不受slave行为的影响，你不能默认slave在空闲状态下会把awready拉高。所谓deadlock就是说，master在等待slave的Awready有效，才会驱动awvalid，而slave 又在等待master驱动awvalid有效，才会驱动awready有效，这样，双方都在等，所以永远等不到，就是死锁了，我是这样理解的，不知准确不