std cell的jitter该如何计算？

eeares

design中，因为电源噪声导致的std cell jitter该如何计算呢？

richyrichy

For digital standard cell, usually we calculate the delay by its driving and loading. Power noise does not cause jitter on standard cell. Jitter is caused by clock source (e.g., PLL) which can be affected by the power noise.

pebay888

学习了，谢谢楼上

renyan

楼主的意思是电源的噪声会对cell的delay产生影响吗？
在一般的设计中电源的影响非常小，不会特别考虑，对delay影响最大的还是耦合线上的噪声影响，特别是对于长的平行互连线，对时序的影响非常大。
但电源的噪声对信号完整性是有影响的，有一些工具在计算噪声峰值时会考虑到噪声的影响，比如pacific工具！