使用vcs，如何能避免+v2k？

ceciliazf · 发表于 2012-7-27 13:42:13

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新手，拿一些个.v去跑，提示syntax原因，需要添加+v2k，不知道.v文件里怎么写可以避开“verilog 2000 ieee
1364-2000 syntax used”?

mikiahmikiah · 发表于 2012-7-27 13:47:29

那就加上+v2k这个选项啊。。为啥非得避开呢。。。

ceciliazf · 发表于 2012-7-27 16:01:50

回复 2# mikiahmikiah

额简单来说就是师兄之前跑别的都没问题但跑到我这里出了些岔子。不知道岔子出在哪儿不知道是不是这一点（虽然估计不是），顺便看看这个东西到底怎么改T.T

mikiahmikiah · 发表于 2012-7-29 20:19:12

回复 3# ceciliazf

哦，夏老师那本书后面有介绍verilog2001标准的。你看下。。

enter923 · 发表于 2012-7-31 10:57:09

之前跑没问题是没有用到v2k的语法吧，你现在用到了，自然要加

zeushuang · 发表于 2012-8-17 17:23:01

加这个选项参数就是为了支持verilog以前的语法标准，这个避免不避免有什么关系吗？

rango_1 · 发表于 2021-3-17 19:13:19

can anyone please share vcs 2020 thank you

yue6688 · 发表于 2021-3-22 19:00:49

简单来讲，确认你代码中含有+v2k的代码简单还是仿真时加上+v2k简单？

lijian9600 · 发表于 2021-3-22 21:07:58

头疼医脚，建议改成sv +sverilog就好了

[求助] 使用vcs，如何能避免+v2k？