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楼主: abab8780000

基于FPGA图像拼接处理器

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发表于 2013-2-28 14:39:08 | 显示全部楼层
此项目对输入视频源需要进行切割,并对每部分进行放大,然后再分别输出。这里我有一些问题:输入分辨率支持到多大?DDR的带宽与做4个画面的分割,缩放带宽有没有计算过?拼接时,拼接的拼缝值是否可调?
发表于 2013-5-8 18:05:09 | 显示全部楼层
verilog?
发表于 2013-5-12 21:12:33 | 显示全部楼层
1进四出?不明白,个人理解拼接应该是是4进1出………………
发表于 2013-6-24 22:44:06 | 显示全部楼层
很感兴趣,我正在使用一进6出的视频矩阵,可四屏拼屏,也可单屏显示、双屏显示,还支持画中画功能
发表于 2013-8-23 13:07:51 | 显示全部楼层
很多年前做过7进一出,半球无缝非线性拼接。图像来源7个1800x1200sensor,30 frame/second。可能类似?
发表于 2013-9-11 10:31:17 | 显示全部楼层
SSC3K,您好,我现在想用FPGA做一个三进一出的视频拼接系统,输入720X560,帧频25,方便的话可否交流一下,我邮箱lei_best888@163.com,QQ:584632755,谢谢。
发表于 2013-9-11 10:31:56 | 显示全部楼层
回复 35# ssc3k
SSC3K,您好,我现在想用FPGA做一个三进一出的视频拼接系统,输入720X560,帧频25,方便的话可否交流一下,我邮箱lei_best888@163.com,QQ:584632755,谢谢。
发表于 2013-9-11 10:32:33 | 显示全部楼层
回复 35# ssc3k
SSC3K,您好,我现在想用FPGA做一个三进一出的视频拼接系统,输入720X560,帧频25,方便的话可否交流一下,我邮箱lei_best888@163.com,QQ:584632755,谢谢。
发表于 2013-9-14 09:42:29 | 显示全部楼层
回复 37# jessicababy

这个东西没有什么大的技巧,当时工作不是很长时间,一切都很新。包括电路设计到制板到FPGA。但主要难点是图像算法,主要算法工作由我们另一位老博士合作的,他是主力。但因为半球图像拼接位置是固定的,因此可以形成一个非线性mapping。这个要预先算好得到查表矩阵。根据数据量决定memory 带宽和容量。我当时是256bits双DDR2独立控制,2x1GB, 因此可以说是over design了。两片virtex-4 LX25 ,第一片做预处理,图像平恒等基本变换,保证sensor的图像恢复,第二片用mapping, scaling 和输出控制。最后由DVI 输出,因为没有那么大分辨率的显示器,所以只能看缩放的全局或局部图。整个项目大概一年时间,是国防项目。你这个应该比较简单。
发表于 2013-11-13 10:21:07 | 显示全部楼层
BUHUI!!!!!!
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