用modelsim编译systemverilog的问题

f_haizao · 发表于 2012-7-17 15:25:14

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由于条件不足，没有VCS想在windows下用modelsim跑systemverilog。但有如下代码用modelsim6.5D编译都不过，部分代码

interface va7_if(input bit sclk);
logic mode;
logic set;
logic sin;
logic sout;
logic [2:0] c_out;
logic set_in;
logic e_out;
logic out;
clocking cb @(posedge sclk);
default input #1 output #1;
input c_out;
endclocking
modport tb (
output mode,
output set,
output sin,
input sout,
clocking cb,
output set_in,
input e_out,
input out);
endinterface

复制代码

program automatic test(
input bit resetb,
va7_if.tb va[num_chip]);
`include "../tb/environment.sv"
environment env;
....
end program

复制代码

module top;
bit sclk, resetb;
time half_clk;
initial begin
#1ns;
forever #(half_clk) sclk = ~sclk;
end
va7_if va[num_chip](sclk);
test t(resetb, va);
endmodule

复制代码

以上的三个模块代码是三个独立的文件va7_if.sv top.sv test.sv

modelsim提示的错误为
program automatic test(
input bit resetb,
va7_if.tb va[num_chip]);
总是说va "already decleared in this scope"
这个program中端口的参数为形参，即使与top.sv中的参数同名应该也没什么关系啊

我已经将modelsim中的compile option改成了use systemverilog，但还是不行
modelsim6.5D已经支持sv了，是我的这种写法有语法错误还是这种写法modelsim不认识

f_haizao · 发表于 2012-7-19 14:38:20

另外，又发现如果像一个class和一个module top。在module中定义了一个int d=100。在class中定义一个int e=0。然后在module中 e=top.d，我就是想在类一级的作用域下调用顶层或上一层module或program的变量。这样的写法questa sim 10.0不认识总是报错
“Dotted name (top.d) not found in current scope.Note that hierarchical references are not allowed from within a package or $unit”